ARCHITECTURE AND PROGRAMMING OF SCALABLE COMPUTERS WITH HIGH PERFORMANCE AND LOW CONSUMPTION (Q3141964)
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Project Q3141964 in Spain
| Language | Label | Description | Also known as |
|---|---|---|---|
| English | ARCHITECTURE AND PROGRAMMING OF SCALABLE COMPUTERS WITH HIGH PERFORMANCE AND LOW CONSUMPTION |
Project Q3141964 in Spain |
Statements
109,868.0 Euro
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219,736.0 Euro
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50.0 percent
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30 December 2016
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31 December 2020
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UNIVERSIDAD DE ZARAGOZA
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41°39'7.67"N, 0°52'51.38"W
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50297
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EL INCREMENTO DE LA CAPACIDAD DE INTEGRACION PERMITE QUE EL NUMERO DE PROCESADORES Y EL TAMAÑO DE LA MEMORIA ON-CHIP CONTINUE CRECIENDO. CADA VEZ HAY MAS RECURSOS, Y NO SOLO EN LOS SERVIDORES DE CALCULO, SINO TAMBIEN EN LOS SOCS PARA DISPOSITIVOS EMPOTRADOS Y PORTATILES. EXISTE ADEMAS UNA CLARA TENDENCIA HACIA LOS SISTEMAS HETEROGENEOS. UN IMPORTANTE RETO ACTUAL EN ARQUITECTURA DE COMPUTADORES ES APROVECHAR ESTA CRECIENTE CANTIDAD DE RECURSOS DE FORMA EFICIENTE, ATENDIENDO TANTO AL RENDIMIENTO COMO AL CONSUMO ENERGETICO. JUNTO CON EL FRENO DEL PARALELISMO DE INSTRUCCION DEL PROCESADOR, EL AUMENTO DEL PARALELISMO DE COMPONENTES REALZA CADA VEZ MAS EL PAPEL DE LAS REDES DE INTERCONEXION Y LA JERARQUIA DE MEMORIA, QUE DESEMPEÑAN PAPELES CADA VEZ MAS CRITICOS EN LA INGENIERIA DE TODO TIPO DE COMPUTADORES._x000D_ EL PRIMER RETO ES ANALIZAR LAS POSIBILIDADES DE DISEÑO, TANTO DE LA RED DE INTERCONEXION COMO DE LA JERARQUIA DE MEMORIA, PARA IDENTIFICAR SOLUCIONES QUE PERMITAN CONSTRUIR SISTEMAS EN CHIP MASIVAMENTE PARALELOS Y EFICIENTES. PARA ELLO SE ESTUDIARA LA ESCALABILIDAD DE DISTINTAS ALTERNATIVAS DE REDES EN CHIP Y SE DISEÑARAN SOLUCIONES QUE REDUZCAN SU CONSUMO. TAMBIEN SE PROPONDRAN MECANISMOS QUE PERMITAN MEJORAR EL RENDIMIENTO Y AHORRAR AREA Y ENERGIA EN LA JERARQUIA DE MEMORIA, TANTO EN MULTIPROCESADORES COMO EN SISTEMAS HETEROGENEOS. INEVITABLEMENTE, EL ESTUDIO DE COMPUTADORES QUE UTILIZAN MULTIPLES CHIPS NOS LLEVA A LAS REDES DE SISTEMA. EN ESTE DOMINIO SE PROPONDRAN NUEVAS TOPOLOGIAS DE BAJO DIAMETRO Y DISTANCIA MEDIA, PARA HPC Y DATA CENTERS, ASI COMO NUEVOS MECANISMOS DE EVITACION DE DEADLOCK Y OTROS ASPECTOS DE LA ARQUITECTURA INTERNA DE LOS ROUTERS QUE MEJOREN SU RENDIMIENTO Y CONSUMO._x000D_ EN UN SEGUNDO RETO ABORDAREMOS LA GESTION DE LOS RECURSOS DISPONIBLES EN ENTORNOS DE TIEMPO REAL EN LOS QUE SE DEBE GARANTIZAR EL CUMPLIMIENTO DE RESTRICCIONES TEMPORALES. EXPLORAREMOS DISTINTAS TECNICAS DE CALCULO DEL TIEMPO DE EJECUCION EN EL PEOR CASO (WCET) -QUE TIPICAMENTE SE APLICAN A PROGRAMAS PEQUEÑOS- PARA APLICACIONES GRANDES, DESARROLLANDO LAS METODOLOGIAS NECESARIAS. TAMBIEN CARACTERIZAREMOS LAS REFERENCIAS A DATOS Y DISEÑAREMOS HARDWARE ESPECIFICO PARA MEJORAR EL RENDIMIENTO DE LOS SISTEMAS DE TIEMPO REAL EN EL PEOR CASO._x000D_ EL TERCER RETO CONSISTE EN DESARROLLAR UNA SERIE DE ALGORITMOS Y HERRAMIENTAS QUE PERMITAN SIMPLIFICAR LA PROGRAMACION DE APLICACIONES OPENCL QUE SEAN EXTREMADAMENTE PORTABLES, TANTO EN CODIGO, COMO EN RELACION A SU RENDIMIENTO Y CONSUMO ENERGETICO. SE PROPONDRAN SOLUCIONES QUE PERMITAN OPTIMIZAR RENDIMIENTO Y CONSUMO ENERGETICO O BIEN OBTENER UN EQUILIBRIO ENTRE AMBOS. ADEMAS, SE TENDRAN EN CUENTA LAS RESTRICCIONES TERMICAS EN TIEMPO REAL, DESARROLLANDO PLANIFICADORES QUE EVITEN LA FORMACION DE PUNTOS CALIENTES Y EVITEN FALLOS TEMPRANOS O ENVEJECIMIENTO PREMATURO._x000D_ EL ULTIMO RETO DE ESTE PROYECTO ES DISEÑAR Y ACELERAR LA EJECUCION DE APLICACIONES APROVECHANDO NUESTRO CONOCIMIENTO DE LA INTERACCION HARDWARE/SOFTWARE. ESTE TRABAJO SE APLICARA TANTO A ENTORNOS DE ALTO RENDIMIENTO COMO A SOLUCIONES A MEDIDA PARA DISPOSITIVOS MOVILES, EN LOS QUE LA EFICIENCIA ENERGETICA ES UNA PRIORIDAD. SE PROPONDRAN SOLUCIONES QUE DESARROLLEN ALGORITMOS MAS EFICIENTES PARA UNA ARQUITECTURA DADA, Y SOLUCIONES QUE USEN ACELERADORES HARDWARE A MEDIDA. LAS APLICACIONES OBJETIVO TIENEN GRAN RELEVANCIA CIENTIFICA Y SOCIAL, COMO APLICACIONES DE IMAGENES HIPERESPECTRALES, INTELIGENCIA ARTIFICIAL O DINAMICA MOLECULAR. (Spanish)
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THE INCREASED INTEGRATION CAPACITY ALLOWS THE NUMBER OF PROCESSORS AND THE SIZE OF THE ON-CHIP MEMORY TO CONTINUE TO GROW. THERE ARE MORE AND MORE RESOURCES, AND NOT ONLY IN THE CALCULATION SERVERS, BUT ALSO IN THE SOCS FOR EMBEDDED AND PORTABLE DEVICES. THERE IS ALSO A CLEAR TREND TOWARDS HETEROGENEOUS SYSTEMS. A MAJOR CURRENT CHALLENGE IN COMPUTER ARCHITECTURE IS TO LEVERAGE THIS GROWING AMOUNT OF RESOURCES EFFICIENTLY, PAYING ATTENTION TO BOTH PERFORMANCE AND ENERGY CONSUMPTION. Together with the paralysing parallelism of the processor, the increase of the parallelism of compounds excels EVERY more than the paddle of the interconnecting nets and the MEMORIA JERARQUIA, who desempeÑAN PAPELES EVERY HIGH CRITICAL IN THE INGENIERIA OF ALL COMPUTATOR TYPES._x000D_ The first challenge is to analyse the handicappednesses, as of the interconnecting network as of the MEMORIA JERARQUIA, for identification of solutions that allow to build systems in most paralysed and effective CHIP. TO THIS END, THE SCALABILITY OF DIFFERENT ALTERNATIVES OF CHIP NETWORKS WILL BE STUDIED AND SOLUTIONS DESIGNED TO REDUCE THEIR CONSUMPTION. MECHANISMS WILL ALSO BE PROPOSED TO IMPROVE PERFORMANCE AND SAVE AREA AND ENERGY IN THE HIERARCHY OF MEMORY, BOTH IN MULTIPROCESSORS AND IN HETEROGENOUS SYSTEMS. INEVITABLY, THE STUDY OF COMPUTERS THAT USE MULTIPLE CHIPS LEADS US TO SYSTEM NETWORKS. New DIAMETER and MEDIA DISTANCY TOPOLOGIAS, for HPC and DATA CENTERS, as well as new DEADLOCK-avoidance mechanisms and other aspectories of the internal architecture of the ROUTERS who improve their income and consumption._x000D_ will be proposed in this domain. we challenge the management of available resources in real time environments in which the accounting of time constraints should be guaranteed. WE WILL EXPLORE DIFFERENT TECHNIQUES OF CALCULATING THE EXECUTION TIME IN THE WORST CASE (WCET) — WHICH TYPICALLY APPLY TO SMALL PROGRAMS — FOR LARGE APPLICATIONS, DEVELOPING THE NECESSARY METHODS. We will also characterise DATA REFERENCES and design HARDWARE SPECIFIC to improve the return of real-time systems in the worst case._x000D_ THE THIRD REPORTS CONSISTS IN DEVELOPING A SERIE OF ALGORITMS AND TOOLS PERMITING THE PROGRAMME OF OPENCLAL APPLICATIONS THAT IS EXTREMELY PORTABLE, as in relation to your surrender and ENERGETIC consummation. SOLUTIONS WILL BE PROPOSED TO OPTIMISE PERFORMANCE AND ENERGY CONSUMPTION OR TO ACHIEVE A BALANCE BETWEEN THE TWO. In addition, take into account thermal hazards in real time, development of palliative development that prevents the formation of hotheads and avoids temporary or ageing fades._x000D_ The challenge of this project is to be designed and implemented application PROVIDEDING OUR KNOWING OF THE HARDWARE/SOFTWARE INTERACTION. THIS WORK WILL BE APPLIED TO BOTH HIGH PERFORMANCE ENVIRONMENTS AND CUSTOM SOLUTIONS FOR MOBILE DEVICES, WHERE ENERGY EFFICIENCY IS A PRIORITY. SOLUTIONS WILL BE PROPOSED THAT DEVELOP MORE EFFICIENT ALGORITHMS FOR A GIVEN ARCHITECTURE, AND SOLUTIONS THAT USE CUSTOM HARDWARE ACCELERATORS. THE TARGET APPLICATIONS HAVE GREAT SCIENTIFIC AND SOCIAL RELEVANCE, SUCH AS APPLICATIONS OF HYPERSPECTRAL IMAGES, ARTIFICIAL INTELLIGENCE OR MOLECULAR DYNAMICS. (English)
12 October 2021
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LA CAPACITÉ D’INTÉGRATION ACCRUE PERMET DE CONTINUER À AUGMENTER LE NOMBRE DE PROCESSEURS ET LA TAILLE DE LA MÉMOIRE SUR PUCE. IL Y A DE PLUS EN PLUS DE RESSOURCES, ET NON SEULEMENT DANS LES SERVEURS DE CALCUL, MAIS AUSSI DANS LES SOC POUR LES APPAREILS EMBARQUÉS ET PORTABLES. ON OBSERVE ÉGALEMENT UNE NETTE TENDANCE À L’HÉTÉROGÉNÉITÉ DES SYSTÈMES. L’UN DES GRANDS DÉFIS ACTUELS DE L’ARCHITECTURE INFORMATIQUE EST DE TIRER PARTI EFFICACEMENT DE CETTE QUANTITÉ CROISSANTE DE RESSOURCES, EN PRÊTANT ATTENTION À LA PERFORMANCE ET À LA CONSOMMATION D’ÉNERGIE. Avec le parallélisme paralysant du processeur, l’augmentation du parallélisme des composés excelle plus que la pagaie des filets d’interconnexion et le MEMORIA JERARQUIA, qui desempeñan PAPELES TOUTES CRITICALES DANS L’INGENIERIA DE TYPES._x000D_Le premier défi est d’analyser les handicaps, comme du réseau d’interconnexion à partir de la MEMORIA JERARQUIA, pour identifier les solutions qui permettent de construire des systèmes dans les CHIP les plus paralysés et efficaces. À CETTE FIN, L’ÉVOLUTIVITÉ DES DIFFÉRENTES ALTERNATIVES DES RÉSEAUX DE PUCES SERA ÉTUDIÉE ET DES SOLUTIONS CONÇUES POUR RÉDUIRE LEUR CONSOMMATION. DES MÉCANISMES SERONT ÉGALEMENT PROPOSÉS POUR AMÉLIORER LES PERFORMANCES ET ÉCONOMISER LA SURFACE ET L’ÉNERGIE DANS LA HIÉRARCHIE DE LA MÉMOIRE, TANT DANS LES MULTIPROCESSEURS QUE DANS LES SYSTÈMES HÉTÉROGÈNES. INÉVITABLEMENT, L’ÉTUDE DES ORDINATEURS QUI UTILISENT PLUSIEURS PUCES NOUS CONDUIT À DES RÉSEAUX SYSTÈME. De nouveaux TOPOLOGIAS DE DIAMETER et MEDIA DISTANCY, pour HPC et DATA CENTERS, ainsi que de nouveaux mécanismes d’évitement de DEADLOCK et d’autres aspects de l’architecture interne des ROUTERS qui améliorent leurs revenus et leur consommation._x000D_ seront proposés dans ce domaine. Nous défions la gestion des ressources disponibles dans des environnements en temps réel dans lesquels la comptabilité des contraintes de temps devrait être garantie. NOUS EXPLORERONS DIFFÉRENTES TECHNIQUES DE CALCUL DU TEMPS D’EXÉCUTION DANS LE PIRE DES CAS (WCET) — QUI S’APPLIQUENT GÉNÉRALEMENT AUX PETITS PROGRAMMES — POUR LES APPLICATIONS DE GRANDE ENVERGURE, EN DÉVELOPPANT LES MÉTHODES NÉCESSAIRES. Nous caractériserons également les REFERENCES DE DONNÉES et concevons HARDWARE SPECIFIC afin d’améliorer le retour des systèmes en temps réel dans le pire des cas._x000D_ Les THIRES RAPPORTS CONSISTES EN DÉVELOPPEMENT UNE SÉRIE D’ALgoritmes ET D’OUTILS permettant LE PROGRAMME D’APPLICATIONS OPENCLALES QUE EST EXTREMEEMENT PORTABLE, comme en ce qui concerne votre reddition et votre consommation énergétique. DES SOLUTIONS SERONT PROPOSÉES POUR OPTIMISER LA PERFORMANCE ET LA CONSOMMATION D’ÉNERGIE OU POUR PARVENIR À UN ÉQUILIBRE ENTRE LES DEUX. En outre, prendre en compte les risques thermiques en temps réel, le développement du développement palliatif qui empêche la formation de têtes chaudes et évite la disparition temporaire ou le vieillissement._x000D_ Le défi de ce projet est d’être conçu et mis en œuvre application fournissant NOTRE CONNAISSANCE DE L’INTERACTION HARDWARE/SOFTWARE. CE TRAVAIL SERA APPLIQUÉ À LA FOIS AUX ENVIRONNEMENTS À HAUTE PERFORMANCE ET AUX SOLUTIONS PERSONNALISÉES POUR LES APPAREILS MOBILES, OÙ L’EFFICACITÉ ÉNERGÉTIQUE EST UNE PRIORITÉ. DES SOLUTIONS SERONT PROPOSÉES POUR DÉVELOPPER DES ALGORITHMES PLUS EFFICACES POUR UNE ARCHITECTURE DONNÉE ET DES SOLUTIONS UTILISANT DES ACCÉLÉRATEURS MATÉRIELS PERSONNALISÉS. LES APPLICATIONS CIBLES ONT UNE GRANDE PERTINENCE SCIENTIFIQUE ET SOCIALE, TELLES QUE LES APPLICATIONS D’IMAGES HYPERSPECTRALES, D’INTELLIGENCE ARTIFICIELLE OU DE DYNAMIQUE MOLÉCULAIRE. (French)
2 December 2021
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DIE ERHÖHTE INTEGRATIONSKAPAZITÄT ERMÖGLICHT ES, DIE ANZAHL DER PROZESSOREN UND DIE GRÖSSE DES ON-CHIP-SPEICHERS WEITER ZU WACHSEN. ES GIBT IMMER MEHR RESSOURCEN UND NICHT NUR IN DEN BERECHNUNGSSERVERN, SONDERN AUCH IN DEN SOCS FÜR EINGEBETTETE UND TRAGBARE GERÄTE. ES GIBT AUCH EINEN KLAREN TREND ZU HETEROGENEN SYSTEMEN. EINE GROSSE HERAUSFORDERUNG IN DER COMPUTERARCHITEKTUR IST ES, DIESE WACHSENDE MENGE AN RESSOURCEN EFFIZIENT ZU NUTZEN UND DABEI SOWOHL AUF LEISTUNG ALS AUCH AUF DEN ENERGIEVERBRAUCH ZU ACHTEN. Zusammen mit dem paralysierenden Parallelismus des Prozessors übertrifft die Zunahme des Parallelismus der Compounds immer mehr als das Paddel der Verbindungsnetze und der MEMORIA JERARQUIA, die desempeñan PAPELES ALLE HIGH CRITICAL IN THE INGENIERIA OF ALLE Computator TYPES._x000D_Die erste Herausforderung ist es, die Behinderten zu analysieren, ab dem Verbundnetz ab dem MEMORIA JERARQUIA, um Lösungen zu identifizieren, die es ermöglichen, Systeme in den meisten paralysierten und effektiven CHIP zu bauen. ZU DIESEM ZWECK WIRD DIE SKALIERBARKEIT VERSCHIEDENER ALTERNATIVEN VON CHIP-NETZWERKEN UNTERSUCHT UND LÖSUNGEN ENTWICKELT, UM IHREN VERBRAUCH ZU REDUZIEREN. ES WERDEN AUCH MECHANISMEN VORGESCHLAGEN, UM DIE LEISTUNG ZU VERBESSERN UND DEN BEREICH UND DIE ENERGIE IN DER SPEICHERHIERARCHIE SOWOHL IN MULTIPROZESSOREN ALS AUCH IN HETEROGENEN SYSTEMEN ZU SPAREN. UNWEIGERLICH FÜHRT UNS DIE UNTERSUCHUNG VON COMPUTERN, DIE MEHRERE CHIPS VERWENDEN, ZU SYSTEMNETZWERKEN. Neue DIAMETER und MEDIA DISTANCY TOPOLOGIAS für HPC und DATA CENTERS sowie neue DEADLOCK-Vermeidungsmechanismen und andere Aspekte der internen Architektur der ROUTERS, die ihr Einkommen und Verbrauch verbessern._x000D_ werden in diesem Bereich vorgeschlagen. WIR WERDEN VERSCHIEDENE TECHNIKEN ZUR BERECHNUNG DER AUSFÜHRUNGSZEIT IM SCHLIMMSTEN FALL (WCET) – DIE IN DER REGEL FÜR KLEINE PROGRAMME GELTEN – FÜR GROSSE ANWENDUNGEN UNTERSUCHEN UND DIE NOTWENDIGEN METHODEN ENTWICKELN. Wir werden auch DATA REFERENCES und Design HARDWARE SPECIFIC charakterisieren, um die Rückkehr von Echtzeit-Systemen im schlimmsten Fall zu verbessern._x000D_ THE THIRDPORTS CONSISTS IN DEVELOPING A SERIE von Algoritmen und TOOLs, die das PROGRAMM der OPENCLAL-APPLICATIONEN, wie in Bezug auf Ihre Kapitulation und den ENERGETISCHEn Abschluss, ermöglichen. ES WERDEN LÖSUNGEN VORGESCHLAGEN, UM DIE LEISTUNG UND DEN ENERGIEVERBRAUCH ZU OPTIMIEREN ODER EIN GLEICHGEWICHT ZWISCHEN DEN BEIDEN ZU ERREICHEN. Darüber hinaus berücksichtigen Sie thermische Gefahren in Echtzeit, Entwicklung der palliativen Entwicklung, die die Bildung von Hotheads verhindert und vorübergehende oder alternde Fades vermeidet._x000D_ Die Herausforderung dieses Projektes ist zu entwerfen und umzusetzen Anwendung, die UNSER WISSEN DER HARDWARE/SOFTWARE INTERACTION. DIESE ARBEIT WIRD SOWOHL AUF HOCHLEISTUNGSUMGEBUNGEN ALS AUCH AUF KUNDENSPEZIFISCHE LÖSUNGEN FÜR MOBILE GERÄTE ANGEWANDT, BEI DENEN ENERGIEEFFIZIENZ PRIORITÄT HAT. ES WERDEN LÖSUNGEN VORGESCHLAGEN, DIE EFFIZIENTERE ALGORITHMEN FÜR EINE BESTIMMTE ARCHITEKTUR ENTWICKELN, UND LÖSUNGEN, DIE BENUTZERDEFINIERTE HARDWAREBESCHLEUNIGER VERWENDEN. DIE ZIELANWENDUNGEN HABEN EINE GROSSE WISSENSCHAFTLICHE UND SOZIALE RELEVANZ, WIE Z. B. ANWENDUNGEN VON HYPERSPEKTRALEN BILDERN, KÜNSTLICHER INTELLIGENZ ODER MOLEKULARER DYNAMIK. (German)
9 December 2021
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Zaragoza
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Identifiers
TIN2016-76635-C2-1-R
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